森田が紹介するのは CPU をアジャイルの流儀で開発しようと主張する An Agile Approach to Building RISC-V Microprocessors, 向井が紹介するのは Go の次世代バージョン管理システムのデザインを解説した Go & Versioning です。感想などはハッシュタグ #misreading か [email protected] にお寄せください。
https://misreading.chat/wp-content/uploads/2018/04/s01e05.mp3
An Agile Approach to Building RISC-V Microprocessors
RISC-VRISC-V Foundation | Instruction Set Architecture (ISA)Design of the RISC-V Instruction Set ArchitectureIntel and the x86 Architecture: A Legal Perspective – Harvard Journal of Law & TechnologyInstruction Sets Want To Be Free: A Case for RISC-V – YouTubeアジャイルソフトウェア開発宣言Chisel: Constructing Hardware in an Scala Embedded LanguageThe fun of programmingは『関数プログラミングの楽しみ』として翻訳あり。8章がLavaというハードウェア記述DSLの話。Verilog is weirdGitHub – freechipsproject/rocket-chip: Rocket Chip GeneratorSiFive | CPU IP and Custom SoCs from the Inventors of RISC-VEsperanto Technologies / Energy-efficient RISC-V solutions for AINVIDIA Is Building Its Next-Gen Falcon Controller Using RISC-V – PhoronixHome Page for UCB CS152/CS252, Spring 2018RISC-V Day 2017 Tokyo – December 18, 2017Go & versioning
Russ Coxvgo – GoDocdepbundlergo-get / Remote import pathsresearch!rsc: Version SATMiscellaneous
しげみ on Twitter: “Novaは2017年にも後続の論文が出てて、mmapに対しても実装が進んでいる PCOMMITはWPQによっていらない子に #misreading”Hardening the NOVA File SystemMicron Launches New NAND-based DIMMs, Intel Announces Optane DIMMs – ExtremeTechIntel To Launch 3D XPoint DIMMs in 2H 2018Carnegie Mellon Solves 12-Year-Old DARPA Grand Challenge Mystery – IEEE SpectrumCorrection
Maven 3 Processor のクロック切り替え所要時間を 20 秒と言っていますが 20 ナノ秒の間違いです。20 秒で切り替わっても何も嬉しくないですね・・・SATの正式名称は Boolean Satisfiability Problemでした。言い間違えました。