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Diese Folge verfolgt, wie High-NA-EUV von Bereitschaftsaussagen in Richtung erster Produktnachweise rückt. ASML verweist auf Speicher- und Logikprodukte, die innerhalb weniger Monate auf High-NA-Systemen belichtet werden sollen, während imecs Quantenpunkt-Qubit-Bauelement zeigt, dass High-NA auch jenseits klassischer Logik und DRAM relevant werden kann. Im Fokus steht die Fertigungsschleife rund um High-NA: Masken, Inspektion, kurvenförmige Daten und Qualifikation.

Wichtigste Erkenntnisse:

- ASMLs CEO sagte, erste Speicher- und Logikprodukte, die auf High-NA-EUV-Systemen belichtet werden, sollten innerhalb weniger Monate erscheinen.

- imec präsentierte ein mit High-NA-EUV gefertigtes Quantenpunkt-Qubit-Bauelement mit Abständen von kaum 6 Nanometern zwischen den Steuerelektroden.

- Die Folge behandelt imecs Quantenergebnis als Signal für Fertigbarkeit, nicht als kurzfristigen Umsatztreiber.

- Die Maskendiskussion von Semiconductor Engineering verweist auf Inspektion, Reparatur, kurvenförmige Qualifikation und Datenflüsse als zentrale High-NA-Engpässe.

- Micron startete die Fertigung von 1-alpha-DRAM in Manassas, Virginia, und ergänzt damit US-Kapazität für langlebige Speicherprodukte außerhalb des stark EUV-getriebenen HBM-Wettlaufs.

- Samsungs vorläufige Einigung mit der Gewerkschaft senkte das unmittelbare Streikrisiko, doch eine spätere Klage hielt operative Unsicherheit aufrecht.

- In dieser Woche wurde kein neuer offizieller TSMC- oder Rapidus-Update gefunden, der den EUV-Ausblick wesentlich verändert.

- Die praktische High-NA-Frage für 2026 lautet, welche Produktschichten genug Nachweise zu Ausbeute, Kosten und Zykluszeit liefern, um eine Einführung zu rechtfertigen.

Glossar:

Extreme Ultraviolet (EUV) Lithografie — Eine Belichtungstechnologie mit 13,5 Nanometern Wellenlänge für die anspruchsvollsten Strukturierungsebenen in Halbleitern.

High Numerical Aperture (High-NA) EUV — ASMLs nächste EUV-Generation mit 0,55-NA-Optik für feinere Auflösung und potenziell weniger Strukturierungsschritte.

Low Numerical Aperture (Low-NA) EUV — Die heutige 0,33-NA-EUV-Plattform, die weiterhin das wichtigste Produktionsarbeitspferd führender Fabs ist.

Dynamic Random-Access Memory (DRAM) — Flüchtiger Speicher für Server, PCs, Mobilgeräte und High-Bandwidth-Memory-Stapel.

High Bandwidth Memory (HBM) — Gestapelter DRAM nahe an KI-Beschleunigern, der sehr hohe Bandbreite liefert.

Kurvenförmige Maske — Eine Fotomaske mit gekrümmten statt strikt rechteckigen Strukturen, um schwierige Muster besser abzubilden.

Inverse Lithography Technology (ILT) — Rechnergestützte Methode, die Maskenformen aus dem gewünschten Wafermuster und dem Prozessverhalten ableitet.

Aktinische Inspektion — Maskeninspektion mit EUV-Wellenlänge, um besser zu bestimmen, ob ein Defekt tatsächlich druckt.

Edge Placement Error — Abweichung zwischen vorgesehenen und gedruckten Strukturkanten, zunehmend wichtig bei fortgeschrittenen Nodes.

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Diese Woche betrachtet die Episode EUV aus der Perspektive von Geografie, Servicefähigkeit und industrieller Replizierbarkeit, nicht über einen neuen Scanner-Meilenstein. Tata Electronics und ASML bringen Indiens erste kommerzielle 300-Millimeter-Fab in die Lithografie-Diskussion, während TSMCs Board-Genehmigungen und die Debatte um den MATCH Act zeigen, warum Kapazität heute von Anlageninfrastruktur, Field Service, Politik und verlässlicher regionaler Umsetzung abhängt.

Wichtigste Erkenntnisse:

- Tata Electronics und ASML unterzeichneten ein MoU zur Unterstützung des Ramp-ups von Tatas 300-Millimeter-Fab in Dholera, Gujarat.

- Das von Tata offengelegte Dholera-Portfolio umfasst 28nm, 40nm, 55nm, 90nm und 110nm; damit ist das Projekt vor allem DUV-zentriert und keine EUV-Frontier-Fab.

- TSMC genehmigte Kapitalzuweisungen von rund 31,284 Milliarden US-Dollar für Advanced-Technology-Kapazität sowie Fab- und Facility-Systeme.

- TSMC genehmigte außerdem eine Kapitaleinlage von bis zu 20 Milliarden US-Dollar in TSMC Arizona.

- Die niederländischen Einwände gegen den vorgeschlagenen U.S. MATCH Act machen Service, Ersatzteile und extraterritoriale Exportkontrollen zu einem akuten Lithografie-Kapazitätsthema.

- China kritisierte den MATCH Act ebenfalls und verstärkte damit das Signal, dass Chip-Equipment-Politik zu einem operativen Risikofaktor wird.

- TSMC hat seine Einschätzung des globalen Halbleitermarkts für 2030 laut Reuters auf rund 1,5 Billionen US-Dollar angehoben, getrieben durch KI.

- Die Spekulation um Apple und Intel Foundry wird diese Woche als Hintergrund behandelt, weil die vorläufige Vereinbarung bereits behandelt wurde und sich weder offizieller Node noch Produktscope geändert haben.

- Diese Woche wurde kein wesentlicher neuer EUV-Scanner-Auslieferungs- oder High-NA-Einsatzdatenpunkt gefunden; daher fokussiert die Episode auf geografische Replizierung und Service-Infrastruktur.

Glossar:

Extreme Ultraviolet (EUV) Lithografie — Lithografie mit 13,5-Nanometer-Wellenlänge für kritische Schichten in führender Logik und fortgeschrittenem Speicher.

Deep Ultraviolet (DUV) Lithografie — Ältere optische Lithografie, die für Mature Nodes und viele nichtkritische Schichten in Advanced-Flows weiterhin wesentlich ist.

High Numerical Aperture (High-NA) EUV — Nächste EUV-Plattformgeneration mit höherer Auflösung, aber anderen ökonomischen Bedingungen, Feldgrößenlimits und Integrationsproblemen.

300-Millimeter-Fab — Halbleiterfabrik auf Basis von 12-Zoll-Wafern, dem Standardformat für moderne Hochvolumenfertigung.

Memorandum of Understanding (MoU) — Formeller Kooperationsrahmen, der detaillierten Verträgen oder Tool-Bestellungen vorausgehen kann.

Kapitalzuweisung — Board-Genehmigung zur Bereitstellung von Kapital für Kapazität, Bau, Facility-Systeme oder verwandte Investitionen.

Field Service — Wartung, Ersatzteile, Kalibrierung und Engineering-Unterstützung, die Tools nach der Installation produktiv hält.

MATCH Act — Vorgeschlagene US-Gesetzgebung zur Verschärfung von Kontrollen für Halbleiterfertigungsequipment mit Bezug auf China und verbündete Länder.

Tool-Verfügbarkeit — Anteil der Zeit, in der ein Fertigungstool betriebsbereit und für Produktionsarbeit nutzbar ist.

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Die Folge dieser Woche betrachtet EUV weniger als reine Werkzeuggeschichte, sondern als Kapazitäts-, Kunden- und Kapitalallokationsthema. Apples berichtete Gespräche mit Intel und Samsung, Samsungs 2-nm-Foundry-Offensive, Kundenfinanzierungsangebote für SK Hynix und TSMCs Low-NA-Roadmap zeigen in dieselbe Richtung: Der Engpass ist inzwischen ebenso wirtschaftlich und geopolitisch wie technisch.

Wichtige Erkenntnisse:

- Frühere Skripte oder Quellen waren im Arbeitsbereich nicht verfügbar, daher wurde die Nicht-Wiederholung bestmöglich umgesetzt.

- Reuters gab einen Bericht des Wall Street Journal wieder, wonach Apple und Intel eine vorläufige Chipfertigungsvereinbarung erreicht haben; Intel und Apple lehnten jedoch eine Stellungnahme ab und der Produktumfang bleibt unklar.

- Reuters gab außerdem Bloomberg-Berichte wieder, wonach Apple US-Chipfertigung mit Intel und Samsung sondiert; Reuters konnte den Bericht nicht unabhängig verifizieren.

- Samsung meldete für Q1 2026 einen Konzernumsatz von 133,9 Billionen KRW und einen operativen Gewinn von 57,2 Billionen KRW.

- Samsung erklärte, das Foundry-Geschäft plane im zweiten Quartal 2026 die Vollauslastung fortschrittlicher Produktionslinien, eine breitere 2-nm-Kundenansprache und den Hochlauf des 2-nm-Prozesses der zweiten Generation für Mobilprodukte im zweiten Halbjahr 2026.

- Reuters berichtete, dass Samsung weitere Kunden für fortschrittliche 2-nm-Logikchips erwartet und eine zweite Fab in Taylor, Texas, prüft, während die erste Taylor-Fab 2027 in die Volumenproduktion gehen soll.

- Reuters berichtete, dass Kunden von SK Hynix vorgeschlagen haben, Produktionslinien und ASML-EUV-Werkzeuge zu finanzieren, was die extreme Verknappung bei KI-getriebenem Speicherangebot widerspiegelt.

- TSMC stellte A13, A12 und N2U vor; N2U ist für 2028 geplant, A13 und A12 für 2029, während TSMC weiterhin zusätzliche Fortschritte aus bestehenden EUV-Plattformen herausholt.

- ASML meldete für Q1 2026 Nettoumsätze von 8,8 Milliarden Euro und hob die Umsatzprognose für 2026 auf 36 bis 40 Milliarden Euro an.

- Die Apple-Themen rund um A20 und C2-Modem bleiben Gerüchte; sie wurden nur als Richtungssignale für Nachfrage nach kundenspezifischem Silizium und Packaging genutzt.

Glossar:

Extreme Ultraviolet (EUV) — Lithografie mit 13,5-nm-Licht zur Strukturierung der kritischsten Schichten fortschrittlicher Chips.

High Numerical Aperture (High-NA) EUV — ASMLs neuere 0,55-NA-EUV-Plattform für feinere Auflösung und künftige Sub-2-nm-Logik sowie fortschrittlichen Speicher.

Low numerical aperture (low-NA) EUV — die 0,33-NA-EUV-Plattform, die breit in aktueller Leading-Edge-Logik- und Speicherfertigung eingesetzt wird.

Hyper-NA — eine mögliche künftige EUV-Generation oberhalb von High-NA, derzeit eher ein Machbarkeitsthema für die 2030er Jahre als ein kurzfristiges Produktionswerkzeug.

2 nm — eine fortschrittliche Prozessknotenklasse mit Nanosheet- oder Gate-all-around-Transistorstrukturen, deren Benennung je nach Foundry variiert.

Wafer-Level Multi-Chip Module (WMCM) — ein Packaging-Ansatz, bei dem Komponenten auf Waferebene integriert werden, bevor die Chips vereinzelt werden.

High-Bandwidth Memory (HBM) — gestapelter DRAM neben KI-Beschleunigern, der sehr hohe Datenbandbreite bereitstellt.

CoWoS — TSMCs Chip-on-Wafer-on-Substrate-Familie für fortschrittliches Packaging großer KI- und High-Performance-Computing-Gehäuse.

Backside power delivery — ein Routing-Ansatz, bei dem die Stromversorgung auf die Rückseite des Wafers verlagert wird, um Verdrahtungsengpässe zu reduzieren und Leistung zu verbessern.

Foundry — ein Hersteller, der Chips produziert, die von externen Kunden entwickelt wurden.

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Episoden-Teaser

Advanced Packaging ist zu einer der entscheidenden Technologien hinter Halbleitern der EUV-Ära geworden. Diese Folge erklärt, wie moderne Packages Chiplets, High-Bandwidth Memory, Substrate und Kühlung zu einem funktionierenden System verbinden. Außerdem ordnet sie die wichtigsten Akteure entlang der Wertschöpfungskette ein: Foundries, integrierte Bauelementehersteller, OSATs, Speicheranbieter, Substrat- und Materiallieferanten sowie Equipment-Hersteller.

Wichtigste Erkenntnisse

- Advanced Packaging ist nicht EUV-Lithografie. Es ist die Systemintegrationstechnologie, die Chips der EUV-Ära in realen Produkten nutzbar macht.

- Ein Package ist heute nicht mehr nur Schutz. Im High-End-Computing ist es eine elektrische, thermische, mechanische und architektonische Plattform.

- Fan-out Packaging verteilt Chipanschlüsse über die ursprüngliche Die-Fläche hinaus, indem Dies in rekonstituierten Wafern oder Panels eingebettet und mit Kupfer-Redistribution-Layern verbunden werden.

- Two point five D Packaging platziert Logik und Speicher nebeneinander auf einem hochdichten Interposer oder einer Bridge, um die Bandbreite zu erhöhen.

- Three D Packaging stapelt aktive Dies vertikal, verkürzt Verbindungen und erschwert gleichzeitig Wärmeabfuhr, Stromversorgung, Test und Yield.

- Hybrid Bonding ersetzt klassische Lötbumps und ermöglicht deutlich dichtere Die-zu-Die-Verbindungen durch direkte Kupfer- und Dielektrikum-Bonding-Grenzflächen.

- High-Bandwidth Memory ist ein zentraler Treiber der Advanced-Packaging-Nachfrage für KI-Beschleuniger.

- TSMC, Samsung und Intel sind zentrale Plattformanbieter im High-End-Bereich; ASE, Amkor und JCET sind wichtige OSAT-Anbieter.

- SK Hynix, Samsung und Micron sind wichtig, weil Advanced-Memory-Packaging eng mit der Leistung von KI-Systemen verbunden ist.

- Substrat-, Material- und Equipment-Lieferanten wie Ibiden, Unimicron, Shinko Electric, AT&S, Samsung Electro-Mechanics, Ajinomoto, BESI, EV Group, Applied Materials, Tokyo Electron und ASMPT bilden das oft weniger sichtbare Rückgrat des Ökosystems.

Glossar

- EUV: Extreme-Ultraviolett-Lithografie, ein Front-End-Verfahren der Chipherstellung zum Drucken sehr kleiner Strukturen in fortgeschrittenen Halbleiterprozessen.

- Advanced Packaging: Hochdichte Montage- und Integrationstechnologien, die mehrere Dies, Speicherstapel, Substrate und thermische Strukturen verbinden.

- Chiplet: Ein kleinerer funktionaler Die, der mit anderen Dies in einem Package kombiniert wird.

- Fan-out Packaging: Ein Wafer-Level- oder Panel-Level-Verfahren, bei dem Dies eingebettet und Redistribution-Layer aufgebaut werden, um Anschlüsse über die ursprüngliche Die-Fläche hinauszuführen.

- Interposer: Eine hochdichte Verdrahtungsebene zwischen Dies und Package-Substrat, häufig aus Silizium, organischen Materialien oder Redistribution-Layer-Strukturen.

- Through-silicon via: Eine vertikale Metallverbindung durch Silizium, die Signale oder Strom zwischen Ebenen führt.

- Hybrid Bonding: Ein Bonding-Verfahren, das Dielektrika und Kupferpads direkt verbindet und dadurch sehr dichte vertikale Interconnects ermöglicht.

- HBM: High-Bandwidth Memory, eine gestapelte Speichertechnologie, die nahe am Prozessor platziert wird und sehr breite, schnelle Datenübertragung ermöglicht.

- OSAT: Outsourced Semiconductor Assembly and Test Provider; ein Dienstleister, der Chips für andere Halbleiterunternehmen verpackt und testet.

- ABF-Substrat: Eine Hochleistungs-Substrattechnologie, die Ajinomoto Build-up Film als Isolationsmaterial verwendet.

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Diese Woche gab es nur wenige neue Scanner-Liefermeldungen, aber starke Signale bei Roadmaps und Wirtschaftlichkeit. Das zentrale Thema ist Koexistenz: DUV, Low-NA-EUV, High-NA-EUV und Advanced Packaging werden eher zu komplementären Werkzeugen als zu klar aufeinanderfolgenden Ersatztechnologien. Die Folge betrachtet TSMCs A16-Zeitplan, Samsungs Rekordergebnisse im Chipgeschäft, den KI-Investitionsdruck der Big-Tech-Unternehmen und warum ASMLs Low-NA-Arbeitspferd weiterhin wichtig bleibt.

Wichtige Erkenntnisse:

- TSMCs A16 wird als 2026 produktionsbereit beschrieben, die Volumenproduktion ist aber nun auf 2027 ausgerichtet, weil der Zeitplan von Kundenrampen abhängt.

- TSMCs A12- und A13-Roadmap bis 2029 kommt weiterhin ohne High-NA-EUV aus und stützt eine Strategie, die Fähigkeiten heutiger Low-NA-EUV-Systeme weiter auszureizen.

- TrendForce interpretiert TSMCs High-NA-Aufschub eher als Stärke der Low-NA-Plattform und nicht als kurzfristigen Einbruch der EUV-Nachfrage.

- ASMLs kurzfristige EUV-Ökonomie hängt weiter stark an Low-NA-Ausstoß und Upgrades, darunter mindestens 60 Low-NA-EUV-Systeme 2026 und ein Pfad zu etwa 80 Systemen 2027.

- Samsung meldete im ersten Quartal 133,9 Billionen KRW Umsatz und 57,2 Billionen KRW operativen Gewinn; die Device-Solutions-Sparte steuerte 53,7 Billionen KRW operativen Gewinn bei.

- Samsung erklärte, mit Massenproduktverkäufen von HBM4 und SOCAMM2 für NVIDIAs Vera-Rubin-Plattform begonnen zu haben, und plant erste HBM4E-Muster im zweiten Quartal 2026.

- Reuters Breakingviews berichtete, dass Alphabet, Amazon, Meta und Microsoft in diesem Jahr bis zu 725 Milliarden US-Dollar investieren könnten, während Alphabet angab, dass Cloud-Umsatz durch Prozessorengpässe begrenzt war.

- TSMCs SoIC-Roadmap zeigt einen Weg von 6 Mikrometern Hybrid-Bonding-Pitch im Jahr 2025 zu 4,5 Mikrometern im Jahr 2029 und macht Packaging zu einem zentralen Teil der Skalierungsantwort.

- In dieser Woche gab es keine große neue offizielle ASML-Scanner-Liefermeldung; die Folge fokussiert deshalb Roadmap-Timing, Kundenadoption und Kosten-pro-gutem-Die-Logik.

Glossar:

EUV — Extreme-Ultraviolett-Lithografie, die 13,5-Nanometer-Belichtungstechnologie für kritischste Schichten fortschrittlicher Chips.

Low-NA-EUV — Heutige EUV-Generation mit einem optischen System von 0,33 numerischer Apertur.

High-NA-EUV — Nächste EUV-Generation mit 0,55 numerischer Apertur für feinere Musterung ausgewählter kritischer Schichten.

DUV — Deep-Ultraviolett-Lithografie, die auch in fortschrittlichen Chips weiterhin für viele Schichten genutzt wird.

A16 — TSMCs daten­zentren­orientierte Node-Familie mit Super-Power-Rail-Backside-Stromversorgung.

Backside Power Delivery — Ansatz, bei dem Stromleitungen auf die Rückseite des Wafers verlagert werden, um Routing und Stromintegrität zu verbessern.

HBM4 — Vierte Generation von High Bandwidth Memory für KI-Beschleuniger und Hochleistungsrechner.

SoIC — TSMCs System-on-Integrated-Chips-Technologie für 3D-Stacking mit Hybrid-Bonding für vertikale Die-zu-Die-Verbindungen.

CoWoS — TSMCs Chip-on-Wafer-on-Substrate-Plattform für große KI- und HPC-Packages.

Kosten pro gutem Die — Herstellungskosten jedes funktionsfähigen Dies nach Einbeziehung von Ausbeute, Zykluszeit, Werkzeugkosten und Prozesskomplexität.

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Episoden-Teaser

Diese Episode erklärt, warum EUV-Retikel viel mehr sind als Schablonen für Chipstrukturen. Wir erläutern, wie reflektive Mehrlagenmasken funktionieren, warum vergrabene Defekte und dreidimensionale Maskeneffekte wichtig sind, wie Pellicles und aktinische Inspektion die Ausbeute schützen und warum Retikel für die Wirtschaftlichkeit fortschrittlicher Halbleiterfertigung zentral sind. Außerdem betrachten wir, was High-NA-EUV für zukünftiges Retikeldesign, Testverfahren und Infrastruktur verändert.

Wichtige Erkenntnisse

- EUV-Retikel sind reflektive optische Mehrlagenkomponenten, keine transparenten Masken.

- Der grundlegende EUV-Maskenaufbau umfasst ein Substrat mit geringer thermischer Ausdehnung, einen Molybdän/Silizium-Mehrlagenspiegel, eine Schutzschicht und einen strukturierten Absorber.

- Vergrabene Mehrlagendefekte können druckbar sein, weil sie die reflektierte EUV-Wellenfront stören können.

- Dreidimensionale Maskeneffekte entstehen, weil EUV-Licht die Absorber-Topografie unter einem schrägen Winkel sieht.

- Pellicles reduzieren das Partikelrisiko, bringen aber Zielkonflikte bei EUV-Transmission, Erwärmung, Lebensdauer, Inspektion und Kosten mit sich.

- Aktinische Inspektion nutzt EUV-Licht, um zu beurteilen, ob ein Maskendefekt voraussichtlich auf den Wafer gedruckt wird.

- Die Retikelökonomie umfasst nicht nur die Maske selbst, sondern auch Blanks, Schreiben, Inspektion, Reparatur, Reinigung, Pellicles, Lagerung und das Risiko einer Maskenneuanfertigung.

- High-NA-EUV macht die Retikelstrategie komplexer, unter anderem durch anamorphe Abbildung, Halbfeldbelichtung, mögliches Stitching und mögliche größere Maskenformate der Zukunft.

Glossar

- EUV-Lithografie: Extreme-Ultraviolett-Lithografie, ein Verfahren zur Chipstrukturierung mit Licht nahe dreizehn Komma fünf Nanometern.

- Retikel: Die Mastermaske, die das Schaltungsmuster für eine Lithografieschicht trägt.

- Maskenblank: Das noch unstrukturierte Retikelsubstrat mit optischem Schichtstapel vor dem Schreiben des Schaltungsmusters.

- Mehrlagenspiegel: Alternierende Nanometerschichten, die EUV-Licht durch konstruktive Interferenz reflektieren.

- Absorber: Die strukturierte Schicht, die in dunklen Maskenbereichen die EUV-Reflexion verringert.

- Dreidimensionale Maskeneffekte: Abbildungsfehler, die durch reale Höhe, Form und Materialeigenschaften von Maskenstrukturen verursacht werden.

- Pellicle: Eine dünne Schutzmembran, die Partikel von der Retikeloberfläche fernhält.

- Aktinische Inspektion: Inspektion mit derselben Wellenlänge wie bei der Lithografiebelichtung.

- Aerial-Image-Review: Maskenqualifikation, die prüft, wie ein Defekt oder eine Reparatur unter scannerähnlichen Abbildungsbedingungen erscheint.

- High-NA-EUV: EUV-Lithografie der nächsten Generation mit höherer numerischer Apertur für bessere Auflösung.

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Diese Folge betrachtet die beginnende Aufspaltung in der fortgeschrittenen Lithografie: TSMC verlängert die Nutzungsdauer der heutigen EUV-Plattform, während ASML die Low-NA-Ausbringung erhöht und Intel versucht, 14A in einen echten externen Foundry-Erfolg zu verwandeln. Im Fokus steht nicht die Frage, ob High-NA-EUV wichtig ist, sondern wann seine Kosten und Integrationsrisiken gerechtfertigt sind. Das Rekordquartal von SK hynix zeigt, warum Speicherkapazität weiterhin auf dasselbe EUV-Ökosystem drückt.

Key takeaways

- TSMC kündigte A13 für 2029 als direkten Shrink von A14 an, mit 6% Flächenersparnis und vollständiger Kompatibilität der A14-Designregeln.

- TSMC stellte N2U für 2028 vor, mit angestrebten Geschwindigkeitsgewinnen von 3-4% oder 8-10% Leistungsreduzierung und 1,02-1,03-facher Logikdichte gegenüber N2P.

- TSMCs Ziel für 14-Reticle-CoWoS im Jahr 2028 würde etwa 10 Compute-Dies und 20 HBM-Stacks kombinieren und damit mehr Skalierungswert ins Packaging verlagern.

- Teslas Terafab-Plan nennt nun Intel 14A und macht Tesla zum ersten großen namentlich genannten externen Kunden für diese Technologie.

- Intel sagte, Reifegrad, Yield und Performance von 14A lägen gegenüber 18A zum vergleichbaren Zeitpunkt vorn; frühe Designzusagen werden weiterhin von H2 2026 bis H1 2027 erwartet.

- SK hynix meldete im Q1 2026 einen Umsatz von 52,5763 Bio. KRW, einen operativen Gewinn von 37,6103 Bio. KRW und eine operative Marge von 72%.

- ASML sagt, das Unternehmen arbeite für 2026 auf mindestens 60 Low-NA-EUV-Systeme und für 2027 auf mindestens 80 Systeme Low-NA-Kapazität hin.

- Nach den bereits behandelten Rapidus-Finanzierungs- und Standortmeldungen vom 11. April wurde keine neue wesentliche Rapidus-Aktualisierung gefunden.

Glossary

Extrem-Ultraviolett (EUV) — Lithografie mit 13,5 nm Wellenlänge für kritische Schichten in der fortgeschrittenen Halbleiterfertigung.

High Numerical Aperture (High-NA) EUV — Nächste EUV-Generation mit höherer numerischer Apertur, die die Auflösung verbessert, aber Kosten und Integrationsaufwand erhöht.

Low-NA EUV — Die heutige Produktionsplattform für EUV, die breit in fortgeschrittener Logik- und DRAM-Fertigung genutzt wird.

Chip on Wafer on Substrate (CoWoS) — TSMC-Packaging-Technologie, die große Compute-Dies und Speicherstacks auf einem Interposer/Substrat integriert.

High Bandwidth Memory (HBM) — Gestapelter DRAM nahe an Beschleunigern, um sehr hohe Datenbandbreite bereitzustellen.

Process Design Kit (PDK) — Vom Foundry-Anbieter bereitgestellte Designregeln, Gerätemodelle und Verifikationsdaten für einen bestimmten Prozess.

Design-Technology Co-Optimization (DTCO) — Gemeinsame Optimierung von Chipdesign-Entscheidungen und Fertigungsprozess-Grenzen.

Reticle — Das Belichtungsfeld der Fotomaske in der Lithografie; Reticle-Grenzen beeinflussen die maximale Größe belichteter Dies oder gestitchter Packages.

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In dieser Woche geht es um eine subtile, aber wichtige Verschiebung bei EUV. ASML und TSMC haben nicht nur starke Quartale gemeldet, sondern gezeigt, dass der nächste Engpass nicht der grundsätzliche Zugang zu fortschrittlicher Lithografie ist, sondern der tatsächlich nutzbare Output. Wir schauen auf die neuen Produktivitätsdaten, die engeren Kapazitätspläne und darauf, warum die Branche jetzt versucht, aus der bestehenden installierten Basis mehr Wafer herauszuholen.

Kernaussagen:

- ASML meldete für das erste Quartal 2026 einen Nettoumsatz von 8,8 Milliarden Euro, eine Bruttomarge von 53,0 % und einen Nettogewinn von 2,8 Milliarden Euro.

- ASML erhöhte die Umsatzprognose für das Gesamtjahr 2026 auf 36 bis 40 Milliarden Euro und ließ die Bruttomargenprognose bei 51 bis 53 %.

- ASML veröffentlichte das NXE:3800E-Produktivitätspaket, das den Durchsatz von 220 auf 230 Wafer pro Stunde bei ähnlicher Overlay-Leistung erhöht.

- ASML sagte, dass High-NA bereits mehr als 500.000 Wafer verarbeitet hat und eine Verfügbarkeit von mehr als 80 % erreicht hat.

- TSMC meldete für 1Q26 einen Umsatz von 35,9 Milliarden US-Dollar, eine Bruttomarge von 66,2 % und eine operative Marge von 58,1 %.

- TSMC sagte, dass 7 nm und darunter in 1Q26 für 74 % des Waferumsatzes standen, während High Performance Computing 61 % des Umsatzes nach Plattform ausmachte.

- TSMC hob den Ausblick für 2026 auf ein Wachstum von mehr als 30 % in US-Dollar an und sagte, dass die Investitionsausgaben am oberen Ende der Spanne von 52 bis 56 Milliarden US-Dollar liegen dürften.

- TSMC sagte, dass N2 in Hsinchu und Kaohsiung hochfährt, während neue N3-Kapazitäten bis 2028 in Tainan, Arizona und Japan geplant sind.

- Keine neuen offiziellen EUV-Mitteilungen von Samsung oder Intel veränderten das Kernbild dieser Woche wesentlich, daher konzentriert sich die Episode auf ASML und TSMC.

Glossar:

Extreme Ultraviolet (EUV) — Lithografie mit 13,5-Nanometer-Licht für die Musterung fortschrittlicher Chips.

High Numerical Aperture (High-NA) — die nächste EUV-Optikgeneration mit höherer Auflösung und engeren Strukturierungsgrenzen.

Wafer pro Stunde (WPH) — eine Durchsatzkennzahl für Scanner, die zeigt, wie viele Wafer ein System pro Stunde belichten kann.

Overlay — die Genauigkeit, mit der eine strukturierte Ebene zu vorherigen Ebenen auf dem Wafer ausgerichtet wird.

Installed Base Management — Umsatz aus Service, Upgrades, Feldoptionen und Support für bereits installierte Systeme.

N2 — TSMCs 2-Nanometer-Klasse-Prozessfamilie einschließlich Varianten wie N2P und A16.

High Performance Computing (HPC) — Prozessoren und Beschleuniger für Rechenzentren, künstliche Intelligenz und andere rechenintensive Anwendungen.

Dynamic Random-Access Memory (DRAM) — flüchtige Speichertechnologie für Server, PCs, mobile Geräte und High-Bandwidth-Memory-Stacks.

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In dieser Woche geht es darum, wie die Nachfrage nach Künstlicher Intelligenz auf die Halbleiterfertigung selbst zurückwirkt. Intels Einstieg bei Terafab, die neuen Zahlen von TSMC und Samsung, schärfere politische Eingriffe bei Ausrüstung für China und Japans neue Unterstützung für Rapidus zeigen alle in dieselbe Richtung: EUV ist inzwischen Teil eines größeren Wettstreits um das gesamte Fertigungssystem. Das Fokusthema erklärt, warum Fabriken KI nicht nur einsetzen, um Chips zu verkaufen, sondern auch, um Erträge zu stabilisieren, Lernzyklen zu verkürzen und knappe Lithografiekapazität produktiver zu machen.

Kernaussagen

- Intel ist dem Terafab-Projekt von Elon Musk zusammen mit Tesla und SpaceX offiziell beigetreten und hat damit eine zuvor spekulative Foundry-Verbindung zu einer angekündigten Partnerschaft gemacht.

- Der vorgeschlagene US-amerikanische MATCH Act würde den Druck von bereits verbotenen EUV-Exporten auf Verkäufe und Wartung von DUV-Anlagen ausweiten und damit Servicekapazität selbst zu einem politischen Hebel machen.

- TSMC meldete für März 2026 einen Umsatz von NT$415,19 Milliarden und für das erste Quartal einen Umsatz von NT$1,134 Billionen, ein Plus von 35,1 % gegenüber dem Vorjahr.

- Samsung stellte für das erste Quartal 2026 einen Umsatz von rund 133 Billionen Won und einen operativen Gewinn von rund 57,2 Billionen Won in Aussicht.

- Samsung sagt, dass Wafer-Pattern-Daten in die Entwicklung zurückgespielt werden, agentische KI für Diagnostik genutzt wird und ein Digital Twin der Pyeongtaek-Fab auf NVIDIA Omniverse läuft.

- Gartner prognostiziert für 2026 einen Halbleiterumsatz von 1,3202 Billionen US-Dollar, davon 633,3 Milliarden US-Dollar im Speicherbereich, während spürbare Preisentlastung erst Ende 2027 erwartet wird.

- Japan genehmigte weitere 631,5 Milliarden Yen für Rapidus; zugleich meldete Rapidus die NEDO-Freigabe seines FY2026-Plans und die Eröffnung neuer Analyse- und Chiplet-Einrichtungen.

- Ein relevanter Punkt bleibt unklar: Samsungs berichtete 1-nm-Forksheet-Roadmap ist weiterhin inoffiziell und sollte eher als Richtungssignal denn als bestätigt gelten.

Glossar

EUV — Extreme-Ultraviolet-Lithografie für die fortschrittlichsten Strukturierungsschichten in der Halbleiterfertigung.

DUV — Deep-Ultraviolet-Lithografie, eine ältere, aber strategisch weiterhin wichtige Klasse von Strukturierungsanlagen.

High-NA — High Numerical Aperture EUV, die nächste EUV-Plattform für höhere Auflösung und weniger Multi-Patterning-Schritte auf kritischen Ebenen.

HBM — High Bandwidth Memory, eine gestapelte Speicherarchitektur, die stark in KI-Beschleunigern eingesetzt wird.

HBM4E — Eine erwartete weiterentwickelte Generation von HBM4 mit noch strengeren Qualitäts- und Yield-Anforderungen in der fortschrittlichen Speicherfertigung.

Digital twin — Ein softwarebasierter virtueller Zwilling einer Fab oder eines Prozesses für Monitoring, Simulation und Risikoreduzierung.

MES — Manufacturing Execution System, also Software zur Verfolgung und Koordination der Produktion auf dem Fab-Floor.

PDK — Process Design Kit, also das Regelwerk und die Modelle, die Chipentwickler für einen bestimmten Fertigungsprozess benötigen.

Chiplet — Ein kleinerer Die, der in einem Advanced Package mit anderen Dies kombiniert wird, statt als ein großer monolithischer Chip gebaut zu werden.

TAT — Turnaround Time, also die Zeit, die ein Design- oder Waferlauf durch Entwicklung oder Produktion benötigt.

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Episoden-Teaser

Das Mooresche Gesetz wird oft so beschrieben, als sei es einfach das Versprechen, dass Chips immer schneller werden. Diese Episode zeigt, dass die ursprüngliche Idee eigentlich eine ökonomische Beobachtung darüber war, wie sich dichtere und nützlichere Schaltungen im Lauf der Zeit günstiger herstellen ließen. Wir verfolgen diese Geschichte von der integrierten Schaltung und dem Intel 4004 über den Pentium und Apples M1 bis hin zu EUV-Lithografie und der heutigen Ära der KI-Beschleuniger.

Wichtigste Erkenntnisse

- Das Mooresche Gesetz begann als ökonomische Beobachtung zur Fertigung, nicht als Naturgesetz.

- Sein Erfolg beruhte auf höherer Dichte, besseren Ausbeuten, größeren Wafern und intelligenterem Schaltungsdesign.

- Berühmte Chips wie der Intel 4004, der 8086 und der Pentium markieren verschiedene kommerzielle Phasen dieser Entwicklung.

- Das Ende der einfachen Spannungsskalierung beendete den alten Automatismus, dass mehr Transistoren sofort mehr Taktfrequenz bedeuten.

- Moderner Fortschritt entsteht zunehmend durch Systemintegration, Packaging und spezialisierte Beschleuniger für bestimmte Workloads.

- EUV-Lithografie hat die Skalierung an fortgeschrittenen Knoten verlängert, aber Kosten- und Yield-Kompromisse nicht beseitigt.

- KI ist heute zugleich Nachfragetreiber und Zielanwendung für die Halbleiter-Roadmap.

- Die Zukunft des Mooreschen Gesetzes ist breiter und unordentlicher: weniger eine saubere Dichtekurve, mehr nützliche Rechenleistung pro Dollar und pro Watt.

Glossar

- Mooresches Gesetz — Der langfristige Trend, dass ökonomisch nutzbare Chip-Komplexität über die Zeit ungefähr exponentiell zunimmt.

- Integrierte Schaltung — Ein Bauelement, das viele elektronische Komponenten auf einem einzigen Stück Halbleitermaterial zusammenfasst.

- Yield — Der Anteil der produzierten Chips, die korrekt funktionieren und verkauft werden können.

- x86 — Eine Prozessorfamilie, die bei Personal Computern und vielen Servern dominant wurde.

- System on a chip — Ein Chip, der mehrere zentrale Funktionen in einem integrierten Design zusammenführt.

- EUV-Lithografie — Ein Verfahren zur Chipstrukturierung mit extrem kurzwelligen Lichtquellen für sehr kleine Strukturen.

- Chiplet — Ein kleinerer Die, der mit anderen Dies in einem Gehäuse kombiniert wird.

- Domain-spezifischer Beschleuniger — Ein Prozessorblock, der für einen bestimmten Workload optimiert ist, zum Beispiel für KI-Matrixoperationen.