Digitaltechnik und Entwurfsverfahren, SS16, Vorlesung

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Digitaltechnik und Entwurfsverfahren, SS16, Vorlesung episodes

July 25, 2016 23: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2016, am 19.07.2016
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0:00:00 Starten
0:00:04 BCD-Addierer
0:11:40 Subtraktion
0:18:13 Multiplikation und Division
0:41:55 Division
0:46:39 Register-Transfer-Ebene
0:55:38 Logische Bausteine der RT-Ebene
0:57:30 Arithmetisch-logische Einheit (ALU)
1:06:09 Zusammenfassung von TI
1 hr 8 min
July 21, 2016 22: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2016, am 14.07.2016
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0:00:00 Starten
0:00:45 Verbale Aufgabenstellung
0:01:36 Technische Randbedingungen
0:02:23 Formalisierung der Aufgabe
0:05:35 Automatengraph
0:06:42 Automatentabelle
0:07:27 Zustandskodierung
0:08:16 Kodierte Ablauftabelle
0:11:55 Ansteuerfunktionen der Flipflops
0:14:03 Ausgabefunktion
0:15:41 Kapitel 4.5 Spezielle Schaltwerkbausteine
0:17:14 4-Bit-Register aus D-Flipflops mit Freigabesignal
0:19:35 Kapitel 4.5.2 Schieberegister
0:24:02 Kapitel 4.5.3 Zähler
0:27:03 Synchroner 3-stelliger Dualzähler
0:30:32 Herleitung
0:36:26 Asynchrone Zähler (Ripple Counter)
0:39:45 Nachteile asynchrone Zähler
0:41:03 Kapitel 4.5.4 Programmierbare Bausteine
0:41:48 NAND-Gatter im Gate-Array-Entwurfsstil
0:44:02 Aufbau eines MPGA (ASIC)
0:46:35 FPGAs
0:50:08 Kapitel 5 Rechnerarithmetik
0:51:27 Addition
0:53:21 Kapitel 5.1.1 Voll- und Halbaddierer
1:00:34 Schaltnetz und Schaltsymbol
1:02:35 Serielle Addition (Papier- und Bleistift-Methode)
1:05:01 Addieren zweier Dualzahlen mit mehreren Stellen
1:06:20 Kapitel 5.1.3 Carry-Lookahead-Addierer
1:07:08 Berechnung der Überträge aus den Eingangsvariablen
1:09:46 Carry-lookahead-Addierer
1:11:43 Anmerkungen
1 hr 14 min
July 19, 2016 21: Digitaltechnik und Entwurfsverfahren, Übung, SS 2016, am 12.07.2016
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0:00:00 Starten
0:00:04 6. Übung: Schaltwerke
0:01:22 Entwurf von Schaltwerken
0:02:59 Beispiel: Datenpfad für die MIPS-Architektur
0:04:29 Zustandsautomat (DLX Pipeline)
0:04:59 Entwurf von Schaltwerken
0:07:00 Kodierte Ablauftabelle
0:11:34 Flipflop-Ansteuertabellen
0:14:51 Herleitung der Ansteuertabellen
0:16:18 Aufgabe 1
0:19:32 Automatengraph
0:23:47 Zustandskodierung
0:25:23 Kodierte Ablauftabelle
0:30:56 Ansteuerfunktionen der FFs
0:32:06 Ausgabefunktion
0:33:04 Aufgabe 1.4
0:38:07 Methode des Koeffizientenvergleichs
0:43:36 Aufgabe 1.5
0:44:51 Verläufe der Signale
0:47:04 Aufgabe 1.6
0:48:42 Schaltwerkanalyse
0:50:14 Aufgabe 2
0:56:42 Aufgabe 3
0:57:27 Automatengraph
0:58:36 Zustandskodierung
0:59:10 Kodierte Ablauftabelle
1:02:17 Aufgabe 3.3
1:02:20 Aufgabe 3.4
1:03:17 Schaltung
1:05:37 Zähler mit RS-Flipflops
1:06:28 Zähler mit JK-Flipflops
1:07:19 Aufgabe 4
1:07:59 Geldwechselautomat
1:08:22 Zustände und Automatengraph
1:10:14 Ablauftabelle
1:10:32 Kodierungen
1 hr 16 min
July 14, 2016 19: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2016, am 30.06.2016
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0:00:00 Starten
0:00:04 Kapitel 4.1.3 Darstellungsmöglichkeiten
0:00:55 Formalisierte Beschreibung
0:01:45 Zeitdiagramm
0:03:37 Ablauftabelle
0:05:05 Automatentabelle
0:07:31 Automatengraph
0:09:41 Kapitel 4.1.4 Realisierung von Automaten
0:09:50 Zustandsspeicher
0:11:04 Beispiel: Rückgekoppeltes NOR-Gatter
0:18:15 Defenitionen
0:18:56 Pegelsteuerung
0:19:39 Flankensteuerung
0:20:01 Synchrone Schaltwerke vs. Asynchrone Schaltwerke
0:22:08 Kapitel 4.2 Entwurf asynchroner Schaltwerke
0:22:28 Beispiel: Einfacher Speicher
0:23:55 Vorgehensweise
0:25:32 Funktionsweise
0:25:56 Übertragen des Automatengraphen in die Automatentafel
0:26:55 Stabilitätskriterium
0:28:13 Beispiel: Flussmatrix des einfachen Speichers
0:30:37 Mögliche Formen eines Zustandsübergangs
0:35:26 Kapitel 4.2.3 Wahl der Zustandskodierung
0:35:47 Binäre Zustandskodierung
0:36:31 Anzahl der Zustandsvariablen
0:37:38 Willkürlich gewählte Zustandskodierung
0:40:55 Wechsel von Zustand 0 zu Zustand 3
0:41:41 Mögliche Fälle eines Wettlaufs
0:44:33 Kritischer Wettlauf
0:46:47 Wettlauffreie Zustandskodierung
0:49:56 Anmerkungen
0:51:18 Kapitel 4.2.4 Erzeugen der Ausgabe- und Übergangsschaltnetze
0:51:24 Erregungsmatrix
0:52:55 Ausgabe- und Übergangsschaltnetze
0:55:53 Schaltbild des Speichers
0:56:40 Das asynchrone RS-Flipflop
0:58:21 Probleme asynchroner Schaltwerke
1:00:23 Kapitel 4.2.5 Analyse asynchroner Schaltwerke
1:00:45 Analyse asynchroner Schaltwerke
1:08:07 Genauere Analyse eines Übergangs
1:11:54 Verhalten des Flipflops bei Auftreten des Hasardfehlers
1 hr 15 min
July 11, 2016 20: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2016, am 05.07.2016
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0:00:00 Starten
0:00:04 Kapitel 4.3 Flipflops als Zustandsspeicher
0:00:22 Einleitung
0:01:18 Asynchrones RS-Flipflop
0:02:34 Verhalten des RS-Flipflops
0:03:19 Pegelgesteuerter RS-Latch
0:05:00 Anmerkung zur Notation
0:05:37 Ansteuertabelle (RS-Flipflop)
0:11:29 D-Latch
0:14:38 Pegelgesteurtes synchrones D-Flipflop
0:16:27 Taktflankengesteurtes D-Flipflop
0:20:26 Einflankgesteuertes D-Flipflop
0:25:03 Schaltwerke mit D-Flipflops
0:28:35 Zusatzbetrachtung für flankengesteuerte Flipflops
0:29:12 Setzzeit (Setup-) und Haltezeit (Hold-Time)
0:30:15 Zweiflankengesteuerte Flipflops
0:34:24 JK-Flipflop
0:35:47 Beispiel
0:38:48 JK-Flipflops aus einem D-Flipflop
0:39:31 Schaltbild des synchrones JK-Flipflops
0:40:32 Ansteuertabelle
0:43:17 Beispiel: Asynchron rücksetzbares JK-Flipflop
0:46:50 T-Flipflop
0:47:39 T-Flipflop aus JK-Flipflop
0:48:37 T-Flipflop: Verkürzte Funktionstabelle
0:49:20 T-Flipflop: Ansteuertabelle
0:49:45 Zusammenfassung Flipflops
0:50:57 Wichtigste Hilfsmittel: Ansteuertabelle
0:52:31 Kapitel 4.4 Entwurf synchroner Schaltwerke
0:52:55 Einleitung
0:53:04 Serienaddierer
0:56:30 Automatengraph
0:59:39 Aufstellen der Automatentafel
1:02:57 Wahl der Zustandskodierung
1:04:03 Zustandskodierung beim Serienaddierer
1:05:30 Ausgabe- und Übergangsschaltnetze
1:05:50 Kodierte Ablauftabelle
1:09:04 Ansteuerung des Flipflops
1:11:19 Minimierte Ausgangs- und Ansteuerungsnetze
1:13:09 Realisierung des Serienaddierers
1 hr 16 min
July 11, 2016 18: Digitaltechnik und Entwurfsverfahren, Übung 5, SS 2016, am 28.06.2016
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0:00:00 Starten
0:00:04 Hasardbehaftete Übergänge
0:00:32 Klassifizierung von Übergängen
0:00:54 Klassifizierung von Hasards
0:01:16 Zusammenfassung
0:02:58 Aufgabe 1
0:41:54 Aufgabe 2
1:00:07 Aufgabe 3
1 hr 8 min
July 01, 2016 17: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2016, am 23.06.2016
17 |
0:00:00 Starten
0:00:06 Klassifizierung von Hasards
0:00:41 Funktions- und Strukturhasard
0:01:34 Funktionshasard
0:02:26 Strukturhasard
0:03:28 Klassifizierung von Laufzeiteffekten
0:04:13 Analyse von Hasards
0:05:19 Erkennen eines Funktionshasard
0:08:53 Beispiel
0:14:27 Erkennen eines Sturkturhasard
0:17:23 Beispiel
0:19:27 Das strukturspezifische KV-Diagramm
0:23:49 Anderer Übergang im gleichen Schaltnetz
0:29:05 Zeitbedingungen für Hasardfehler
0:31:23 Zeitbedingungen
0:32:32 Beheben von Hasards
0:32:42 Beheben von Funktionshasards
0:33:19 Beheben von Stukturhasards
0:34:16 Behebung statuischer 1-Strukturhasards
0:41:38 Behebung statischer 0-Strukturhasards
0:42:37 Satz von Eichelberger
0:43:35 Beispiel
0:45:25 Behebung dynamischer Stukturhasards
0:45:49 Vorgehensweise
0:46:43 Beispiel
0:55:38 Wieso funktioniert dieses Verfahren?
0:56:16 Regel für zweistufige Schaltnetze in konjunktiver Form
0:56:36 Weitere Modelle und Methoden
0:57:18 Schaltwerke
0:59:01 Einleitung
1:01:32 Formale Grundlagen
1:03:58 Arbeitsweise
1:04:59 Mealy- und Moore-Automat
1:05:03 Moore-Automat
1:05:52 Mealy-Automat
1:06:46 Moore-Automat vs. Mealy-Automat
1:07:44 Unterschiede im Verhalten der beiden Automaten
1:09:30 Darstellungsmöglichkeiten
1:09:35 Formalisierte Beschreibung
1:11:16 Zeitdiagramm
1:13:18 Ablauftabelle
1:14:09 Automatentabelle
1 hr 16 min
June 30, 2016 16: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2016, am 16.06.2016
16 |
0:00:00 Starten
0:00:04 SRAM und DRAM
0:02:41 Programmable Logic Array (PLA)
0:03:38 Schematische Darstellung eines PLA
0:05:28 Beispiel
0:06:54 FPLA und PAL
0:08:05 Schematische Darstellung eines PAL
0:09:52 Kapitel 3.4 Laufzeiteffekte
0:11:45 Realer und idealer Signalverlauf (Inverter)
0:12:55 Modellierung und Laufzeiteffekten
0:13:24 Das Totzeitmodell
0:15:58 Beispiel: Inverteranwendung
0:16:41 Zeit-Diagramm
0:18:50 Verhalten eines Schaltnetzes bei Änderung der Eingabebelegung
0:21:34 Beispiel
0:22:28 Eingabewechsel
0:25:05 Das Verhalten anhand des Totzeitmodells
0:30:30 Trennung von Verzögerungs- und Verknüpfungsteil
0:32:28 Eigenschaften von Totzeiten
0:37:36 Beispiel 1
0:44:06 Pfadvektor und Strukturausdruck
0:47:36 Alternative Methode
0:49:06 Kapitel 3.4.2 Hasardfehler
0:49:42 Eingabewechsel und Übergang
0:51:40 Einschränkungen
0:52:18 Hasardfehler und Hasard
0:53:42 Hasardbehaftete Übergänge
0:54:28 Zu Beispiel 1
0:55:26 Statischer Übergang
0:56:12 Dynamischer Übergang
0:57:02 Statischer 0-Hasard
0:57:46 Dynamischer-Hasard
0:58:14 Klassifizierung von Hasards
1:00:53 Klassifizierung von Laufzeiteffekten
1 hr 3 min
June 23, 2016 15: Digitaltechnik und Entwurfsverfahren, Übung 4, SS 2016, am 14.06.2016
15 |
0:00:00 Starten
0:00:39 Minimierungsverfahren
0:00:54 Vorgehensweise beim Minimieren
0:02:20 Quine-McCluskey-Verfahren
0:03:33 Aufgabe 3
0:04:10 Bestimmung der Primimplikanten
0:12:37 Bestimmung der DMF
0:13:41 Bearbeitung der Überdeckungstabelle
0:24:08 Disjunktive Minimalformen
0:25:59 Konjunktive Minimalformen
0:30:17 Aufgabe 4
0:36:47 Das Überdeckungsproblem
0:45:13 Consensus-Verfahren
0:54:32 DMF
0:55:14 Überdeckungstabelle
0:57:27 Nelson-Verfahren
0:58:27 Aufgabe 6
0:59:42 Bündelminimierung
1:00:29 Funktion einzeln minimieren
1:01:58 FUnktion gemeinsam minimieren
1 hr 5 min
June 17, 2016 14: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2016, am 09.06.2016
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0:00:00 Starten
0:00:06 Nelson- Verfahren (1)
0:01:20 Nelson Verfahren (2)
0:01:26 Beweis Absorptionsgesetz
0:02:05 Beispiel
0:07:43 Nelson Verfahren (3)
0:08:16 Beispiel
0:09:10 Nelson-Verfahren (4)
0:09:37 Vorgehensweise beim Minimieren
0:10:17 Vergleich der Verfahren
0:11:29 Erweiterter Minimierungsansatz
0:11:53 Beispiel Bündelminimierung
0:12:39 Primkoppelterm
0:13:32 Allgemeine Problematik
0:14:03 Heuristische Minimierung
0:17:09 Kapitel 3.3.3 Spezielle Strukturen
0:17:23 Kontemplation und Motivation
0:17:33 Komplexere Bausteine
0:17:51 Multiplexer
0:32:36 Realisierung von logischen Funktionen mittels Multiplexer
0:33:05 Implementierungstabelle
0:33:19 Beispiel: Realisierung der Funktion
0:42:48 Demultiplexer / Dekoder
0:50:25 Realisierung logischer Funktionen durch Dekoder
0:51:16 Realisierung
0:52:05 Realisierung mittels Speicherbausteinen
0:52:35 Schemantischer Aufbau eines Speicherbausteins
0:53:16 Organisation von Speicherbausteinen
0:53:35 Speicherwerk
0:54:50 Beispiel
0:55:24 Lösung
0:56:03 Speichertypen
0:57:01 Festwertspeicher: ROM (Read Only Memory)
0:57:53 RAM ( Random Access Memory )
0:58:04 Statische RAM-Speicherzellen (SRAM)
1:04:39 Dynamische RAM-Speicherzellen
1:06:16 Dynamische MOS-Speicherzellen: Lesen
1:07:33 Dynamische MOS-Speicherzellen: Schreiben
1:07:56 Dynamische RAM-Bausteine (DRAM)
1 hr 9 min