Digitaltechnik und Entwurfsverfahren, WS15/16, Vorlesung

Digitaltechnik und Entwurfsverfahren, WS15/16, Vorlesung episodes:

• February 23, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 03.02.2016, Vorlesung 23

  23: Vorlesung |

  0:00:00 Starten

  0:00:18 Korrektur: 4-Bit-Register aus D-Fliplops mit Freigabesignal

  0:04:03 Kapitel 5.2.1 Division

  0:15:42 Kapitel 5.3 Register-Transfer-Ebene

  0:19:23 Kapitel 5.3.1 Schaltalgebra für Binärwörter

  0:27:46 Kapitel 5.3.2 Logische Bausteine der RT-Ebene

  0:30:40 Kapitel 5.4 Arithmetisch-logische Einheit (ALU)

  0:44:20 Zusammenfassung: TI

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• February 08, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 01.02.2016, Vorlesung 22

  22: Vorlesung |

  0:00:00 Starten

  0:00:10 Kapitel 5.1 Addition und Subtraktion

  0:01:55 Kapitel 5.1.1 Voll- und Halbaddierer

  0:08:07 Kapitel 5.1.2 Caryy-Rippel-Addierer

  0:11:35 Kapitel 5.1.3 Carry-Lookahead-Addierer

  0:20:14 Kapitel 5.1.4 BCD-Addierer

  0:31:05 Kapitel 5.1.5 Subtraktion

  0:38:11 Kapitel 5.2 Multiplikation und Division

  0:38:56 Kapitel 5.2.1 Allgemeine Multiplikation

  0:40:36 Kapitel 5.2.2 Parallele und serielle Multiplikation

  0:59:56 Kapitel 5.2.3 Multiplikation für Festkomma-Zahlen

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• February 01, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 27.01.2016, Vorlesung 21 (Übung 6)

  21: Übung |

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  0:01:09 Entwurf von Schaltwerken

  0:09:37 Kodierte Ablauftabelle

  0:13:45 Flipflop-Ansteuertabelle

  0:16:44 Aufgabe 1

  0:17:35 Aufgabe 1.1

  0:23:48 Aufgabe 1.2

  0:27:15 Aufgabe 1.3

  0:31:21 Aufgabe 1.4

  0:41:18 Aufgabe 1.5

  0:43:28 Aufgabe 1.6

  0:45:04 Aufgabe 2

  0:50:09 Aufgabe 3

  1:05:15 Aufgabe 4

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• February 01, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 25.01.2016, Vorlesung 20

  20: Vorlesung |

  0:00:00 Starten

  0:00:10 Kapitel 4.4.5: Beispiel: Folgenerkenner

  0:00:22 Verbale Aufgabenstellung

  0:01:52 Technische Randbedingungen

  0:02:15 Formalisierung der Aufgabe

  0:04:56 Automatengraph

  0:05:48 Automatentabelle

  0:07:06 Zustandskodierung

  0:07:47 Kodierte Ablauftabelle

  0:10:22 Ansteuerfunktionen der Flipflops

  0:11:41 Ausgabefunktion

  0:11:54 Realisierung des Schaltwerks mit den gegebenen Bauelementen

  0:12:53 Kapitel 4.5: Spezielle Schaltwerkbausteine

  0:13:16 Einleitung

  0:13:36 Kapitel 4.5.1: Register

  0:14:35 4-Bit-Registers aus D-Flipflops mit Freigabesignal

  0:15:22 Kapitel 4.5.2: Schieberegister

  0:16:48 Serien-Parallelwandlung

  0:17:25 Schieberegister

  0:17:41 Schieberregister mit parallelen Eingängen

  0:18:13 Schieberegister: Division/Multiplikation mit 2

  0:19:17 Schieberegister: Umlaufspeicher/Ringzähler

  0:19:44 Konkreter Baustein: 74LS194

  0:20:07 Funktionsmodi des 74LS194

  0:20:38 Betriebsarten des Schieberegisters

  0:21:06 Kapitel 4.5.3: Zähler

  0:21:27 Aufgaben in digitalen Systemen

  0:22:14 Grundlegendes Übergangsdiagramm

  0:22:42 Anmerkungen

  0:23:12 Schaltsymbole

  0:23:50 Beispiel: Synchroner 3-stelliger Duahlzähler

  0:29:58 Herleitung

  0:37:13 Asynchrone Zähler (Ripple Counter)

  0:41:58 Nachteile asynchrone Zähler

  0:42:46 Partitionieren

  0:44:21 Kapitel 4.5.4: Programmierbare Bausteine

  0:44:35 Einleitung

  0:45:05 NAND-Gatter im Gate-Array-Entwurfsstil

  0:46:04 Aufbau eines MPGA (ASIC)

  0:46:27 MPGA & ASIC: Vor- und Nachteile

  0:46:59 Prinzipieller Aufbau eines FPGAs

  0:48:00 Aufbau eines FPGA-Bausteins

  0:48:18 Xilinex Virtex FPGA Model

  0:48:37 CLB (Configurable Logic Block) eines XILINX Virtex-FPGAs

  0:48:42 FPGAs und MPGAs

  0:49:19 FPGAs

  0:49:30 Der Entwurfsprozeß mit FPGAs

  0:50:00 Entwurf mit FPGAs

  0:50:54 Kapitel 5: Rechnerarithmetik

  0:51:46 Einleitung

  0:52:04 Kapitel 5.1: Addition und Subtraktion

  0:52:41 Addition von Festkomma-Dualzahlen

  0:53:15 Addition von Gleitkommazahlen

  0:53:30 Kapitel 5.1.1: Voll- und Halbaddierer

  0:53:33 Halbaddierer

  0:54:57 Volladdierer

  0:57:27 Schaltnetz und Schaltsymbol

  1:00:11 Serielle Addition (Papier- und Bleistift-Methode)

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• January 26, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 20.01.2016, Vorlesung 19

  19: Vorlesung |

  0:00:00 Starten

  0:00:10 Kapitel 4.3.2: D-Flipflop

  0:00:39 D-Latch

  0:02:25 Ansteuertabelle des D-Latch

  0:02:53 Pegelgesteuertes synchrones D-Flipflop

  0:05:04 Taktflankengesteuertes D-Flipflop

  0:08:18 Funktionsweise

  0:08:30 Anmerkungen

  0:09:22 Einflankengesteuertes D-Flipflop

  0:10:12 Nebenbetrachtung

  0:12:52 D-Flipflops

  0:13:14 Schaltwerke mit D-Flipflops

  0:14:38 Funktionsweise

  0:14:48 Schaltwerke mit D-Latches

  0:16:50 Funktionsweise

  0:17:09 Folgerung

  0:18:49 Zusatzbetrachtung für flankengesteuerte Flipflops

  0:19:11 Setzzeit (Setup-) und Haltezeit (Hold-Time)

  0:20:44 Zweiflankengesteuerte Flipflops

  0:21:23 Zweiflankengesteuertes D-Flipflop

  0:25:11 Kapitel 4.3.3: JK-Flipflop

  0:25:20 Das JK-Flipflop

  0:27:24 Beispiel: Entwicklung eines JK-Flipflops aus einem D-Flipflop

  0:32:55 JK-Flipflops aus einem D-Flipflop

  0:33:16 Schaltbild des synchronen JK-Flipflops

  0:34:11 Ansteuertabelle

  0:36:25 Herleitung der Ansteuertabellen

  0:38:02 Beispiel: Asynchron rücksetzbares JK-Flipflop

  0:42:00 Kapitel 4.3.4: T-Flipflop

  0:42:15 Das T-Flipflop

  0:42:36 T-Flipflop aus JK-Flipflop

  0:43:30 T-Flipflop: Verkürzte Funktionstabelle

  0:44:23 T-Flipflop: Ansteuertabelle

  0:45:01 Zusammenfassung Flipflops

  0:46:03 Wichtiges Hilfsmittel: Ansteuertabellen

  0:48:02 Kapitel 4.4: Entwurf synchroner Schaltwerke

  0:48:49 Einleitung

  0:49:01 Serienaddierer

  0:50:04 Kapitel 4.4.1: Aufstellen des Automatengraphen

  0:50:11 Beispiel des Serienaddierers

  0:52:11 Blockschaltbild des Serienaddierers

  0:52:55 Automatengraph

  0:55:41 Kapitel 4.4.2: Aufstellen der Automatentafel

  0:55:59 Automatentafel des Serienaddierers

  0:57:07 Stabile/Instabile Zustände

  0:58:07 Kapitel 4.4.3: Wahl der Zustandskodierung

  0:59:20 Zustandskodierung beim Serienaddierer

  1:00:22 Kapitel 4.4.4: Ausgabe- und Übergangsschaltnetze

  1:00:31 Erzeugen der Ausgabe- und Übergangsschaltnetze

  1:00:42 Kodierte Ablauftabelle

  1:02:17 Anmerkungen

  1:03:01 Wahl des Flipflop-Typs

  1:03:20 Ansteuerung des Flipflops

  1:04:54 Minimierte Ausgangs- und Ansteuernetze

  1:07:46 Realisierung des Serienaddierers

  1:12:35 Kapitel 4.4.5: Beispiel: Folgenerkenner

  1:12:43 Verbale Aufgabenstellung

  1:13:31 Technische Randbedingungen

  1:13:43 Formalisierung der Aufgabe

  1:16:31 Automatengraph

  1:20:03 Automatentabelle

  1:21:03 Zustandskodierung

  1:21:38 Kodierte Ablauftabelle

  1:24:43 Ansteuerfunktionen der Flipflops

  1:27:15 Ausgabefunktion

  1:27:30 Realisierung des Schaltwerks mit den gegebenen Bauelementen

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• January 26, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 18.01.2016, Vorlesung 18

  18: Vorlesung |

  0:00:00 Starten

  0:00:10 Kapitel 4.2 Entwurf asynchroner Schaltwerke

  0:00:35 Einleitung

  0:00:44 Beispiel: Einfacher Speicher

  0:01:44 Kapitel 4.2.1 Aufstellen des Automatengraphen

  0:01:51 Vorgehensweise

  0:02:17 Automatengraph des einfachen Speichers

  0:04:25 Funktionsweise

  0:05:17 Kapitel 4.2.2 Aufstellen der Automatentafel

  0:05:28 Übertragen des Automatengraphen in die Automatentafel

  0:06:54 Stabilitätskriterium

  0:08:07 Beispiel: Flussmatrix des einfachen Speichers

  0:08:45 Mögliche Formen eines Zustandsübergangs (1)

  0:10:44 Mögliche Formen eines Zusatndsübergangs (2)

  0:11:18 Kapitel 4.2.3 Wahl der Zustandskodierung

  0:11:37 Binäre Zustandskodierung

  0:12:54 Anzahl der Zustandsvariablen

  0:14:03 Wahl geeigneter Zusatndskodierung

  0:15:08 Übergang 1

  0:16:39 Mögliche Fälle eines Wettlaufs (1)

  0:17:37 Mögliche Fälle eines Wettlaufs (2)

  0:18:53 Kritischer Wettlauf

  0:19:36 Wettlauffreie Zustandskodierung

  0:20:48 Anmerkungen

  0:21:17 Beispiel: Einfachen Speicher

  0:22:02 Kapitel 4.2.4 Erzeugen der Ausgabe- und Übergangsschaltnetze

  0:22:15 Erregungsmatrix

  0:23:17 Ausgabe- und Übergangsschaltnetze (1)

  0:24:47 Ausgabe- und Übergangsschaltnetze (2)

  0:26:22 Schaltbild des Speichers

  0:27:41 Das asynchrone RS-Flipflop (1)

  0:29:08 Das asynchrone RS-Flipflop (2)

  0:29:44 Probleme asynchroner Schaltwerke (1)

  0:30:26 Probleme asynchroner Schaltwerke (2)

  0:31:07 Probleme asynchroner Schaltwerke (3)

  0:31:36 Kapitel 4.2.5 Analyse asynchroner Schaltwerke

  0:31:47 Einleitung

  0:31:57 Analyse asynchroner Schaltwerke (1)

  0:33:40 Analyse asynchroner Schaltwerke (2)

  0:34:41 Analyse asynchroner Schaltwerke (3)

  0:35:10 Analyse asynchroner Schaltwerke (4)

  0:37:19 Analyse asynchroner Schaltwerke (5)

  0:40:05 Analyse asynchroner Schaltwerke (6)

  0:41:35 Analyse asynchroner Schaltwerke (7)

  0:42:44 Analyse asynchroner Schaltwerke (8)

  0:43:40 Analyse asynchroner Schaltwerke (9)

  0:44:01 Genauere Analyse eines Übergangs (1)

  0:46:15 Genauere Analyse eines Übergangs (2)

  0:48:18 Verhalten des Flipflops bei Auftreten des Hasardfehlers (1)

  0:54:06 Verhalten des Flipflops bei Auftreten des Hasardfehlers (2)

  0:55:35 Verhalten des Flipflops bei Auftreten des Hasardfehlers (3)

  0:56:14 Kapitel 4.3 Flipflops als Zustandsspeicher

  0:56:48 Einleitung

  0:57:46 Kapitel 4.3.1 RS-Flipflop

  0:57:56 Asynchrones RS-Flipflop

  0:58:35 Verhalten des RS-Flipflops

  0:58:45 Pegelgesteuertes RS-Latch

  0:59:39 Anmerkung zur Notation

  1:00:37 Ansteuertabelle (RS-Flipflop) (1)

  1:01:09 Herleitung der Ansteuertabelle

  1:02:59 Ansteuertabelle (RS-Flipflop) (2)

  1:03:49 Kapitel 4.3.2 D-Flipflop

  1:04:00 D-Latch (1)

  1:05:57 D-Latch (2)

  1:07:01 Ansteuertabelle des D-Latch

  1:07:48 Pegelgesteuertes synchrones D-Flipflop

  1:09:07 Taktflankengesteuertes D-Flipflop (1)

  1:10:23 Taktflankengesteuertes D-Flipflop (2)

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• January 19, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 13.01.2016, Vorlesung 17 (Übung 5)

  17: Übung |

  0:00:00 Starten

  0:01:21 Totzeitmodell

  0:04:20 Hasardfehler

  0:05:43 Hasardbehaftete Übergänge

  0:06:14 Klassifizierung von Übergängen

  0:07:04 Klassifizierung von Hasards

  0:07:17 Zusammenfassung

  0:08:38 Aufgabe 1

  0:41:02 Aufgabe 2

  0:55:20 Aufgabe 3

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• January 18, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 11.01.2016, Vorlesung 16

  16: Vorlesung |

  0:00:00 Starten

  0:00:49 Schaltwerke

  0:01:55 Einleitung

  0:04:37 Formale Grundlagen

  0:05:07 Einführung in die Automatentheorie

  0:09:18 Arbeitsweise

  0:10:03 Mealy- und Moore-Automat

  0:10:09 Moore-Automat

  0:12:42 Mealy-Automat

  0:15:24 Moore-Automat vs. Mealy-Automat

  0:17:49 Unterschiede im Verhalten der beiden Automaten

  0:22:45 Darstellungsmöglichkeiten

  0:22:55 Formalisierte Beschreibung

  0:25:18 Zeitdiagramm

  0:30:33 Automatentabelle

  0:35:17 Automatengraph

  0:40:09 Realisierung von Automaten

  0:40:41 Beispiel: Rückgekoppeltes NOR-Gatter

  0:48:53 Definitionen

  0:49:39 Pegelsteuerung

  0:52:07 Flankensteuerung

  0:54:04 Synchrone Schaltwerke vs. Asynchrone Schaltwerke

  0:58:08 Entwurf asynchroner Schaltwerke

  1:00:11 Beispiel: Einfacher Speicher

  1:01:49 Aufstellung des Automatengraphen

  1:01:54 Vorgehensweise

  1:03:04 Automatengraph des einfachen Speichers

  1:05:46 Funktionsweise

  1:06:44 Übertragen des Automatengraphen in die Automatentafel

  1:08:56 Stabilitätskriterium

  1:11:31 Beispiel: Flussmatrix des einfachen Speichers

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• January 18, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 21.12.2015, Vorlesung 15

  15: Vorlesung |

  0:00:00 Starten

  0:00:10 Statischer 0-Hasard

  0:01:02 Statischer 1- Hasard

  0:01:22 Dynamischer 01-Hasard

  0:01:45 Dynamischer 10-Hasard

  0:01:52 Klassifizierung von Hasards

  0:02:12 Funktions- und Strukturhasard

  0:03:32 Funktionshasard

  0:04:40 Strukturhasard

  0:05:17 Klassifizierung von Laufzeiteffekten

  0:06:05 Kapitel 3.4.3 Analyse von Hasards

  0:06:14 Erkennen eines Funktionshasards (1)

  0:08:22 Erkennen eines Funktionshasards (2)

  0:09:39 Erkennen eines Funktionshasards (3)

  0:09:59 Erkennen eines Funktionshasards (4)

  0:11:25 Beispiel 1 (1)

  0:13:02 Beispiel 1 (2)

  0:13:20 Beispiel 2 (1)

  0:15:02 Beispiel 2 (2)

  0:15:29 Erkennen eines Strukturhasards (1)

  0:17:19 Erkennen eines Strukturhasards (2)

  0:19:41 Erkennen eines Strukturhasards (3)

  0:20:07 Beispiel (1)

  0:21:37 Beispiel (2)

  0:22:02 Das strukturspezifische KV-Diagramm (1)

  0:23:18 Das strukturspezifische KV-Diagramm (2)

  0:24:10 Das strukturspezifische KV-Diagramm (3)

  0:25:20 Das strukturspezifische KV-Diagramm (4)

  0:25:34 Anderer Übergang im gleichen Schaltnetz (1)

  0:26:01 Anderer Übergang im gleichen Schaltnetz (2)

  0:28:31 Zeitbedingungen für Hasardfehler (1)

  0:28:53 Zeitbedingungen für Hasardfehler (2)

  0:29:30 Zeitbedingungen für Hasardfehler (3)

  0:29:52 Das strukturspezifische KV-Diagramm

  0:30:06 Zeitbedingungen

  0:31:09 Kapitel 3.3.3 Beheben von Hasards

  0:31:19 Beheben von Funktionshasards

  0:32:04 Beheben von Strukturhasards

  0:32:45 Beheben von statischer 1-Strukturhasards (1)

  0:33:16 Beheben von statischer 1-Strukturhasards (2)

  0:33:44 Beheben von statischer 1-Strukturhasards (3)

  0:34:19 Beheben von statischer 1-Strukturhasards (4)

  0:35:16 Beheben von statischer 1-Strukturhasards (5)

  0:35:37 Beheben von statischer 1-Strukturhasards (6)

  0:36:22 Behebung statischer 0-Strukturhasards

  0:37:03 Satz von Eichelberger

  0:38:03 Beispiel

  0:40:16 Behebung dynamischer Strukturhasards

  0:40:54 Vorgehensweise

  0:41:45 Beispiel

  0:42:41 Warum Strukturhasard?

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• January 18, 2016Digitaltechnik und Entwurfsverfahren, WS 2015/2016, gehalten am 16.12.2015, Vorlesung 14

  14: Vorlesung |

  0:00:00 Starten

  0:00:10 Speichertypen

  0:01:36 Festwertspeicher: ROM (Read Only Memory) (1)

  0:02:33 Festwertspeicher: ROM (Read Only Memory) (2)

  0:03:14 RAM (Random Access Memory)

  0:03:44 Statische RAM- Speicherzellen (SRAM) (1)

  0:05:08 Statische RAM- Speicherzellen (SRAM) (2)

  0:06:32 Statische RAM- Speicherzellen (SRAM) (3)

  0:07:07 Dynamische RAM-Speicherzellen

  0:16:22 Dynamische MOS-Speicherzellen: Lesen

  0:17:03 Dynamische MOS-Speicherzellen: Schreiben

  0:17:30 Dynamische RAM-Bausteine (DRAM)

  0:18:17 SRAM und DRAM

  0:18:51 Programmable Logic Array (PLA)

  0:19:16 Schematische Darstellung eines PLA

  0:19:40 Beispiele

  0:20:58 Bündelminimierung

  0:21:31 FPLA und PAL

  0:22:32 PAL- Typen

  0:22:58 Kapitel 3.4 Laufzeuteffekte

  0:25:03 Realer und idealer Signalverlauf (Inverter)

  0:27:24 Modellierung von Laufzeiteffekten

  0:27:57 Kapitel 3.4.1 Das Totzeitmodell

  0:29:15 Das Totzeitglied

  0:29:43 Beispiel: Totzeitmodell eines Inverters

  0:30:22 Beispiel: Inverteranwendung

  0:31:32 Zeit-Diagramm

  0:35:55 Verhalten eines Schaltnetzes bei Änderung der Eingabebelegung

  0:36:58 Beispiel

  0:38:08 Eingabewechsel

  0:38:32 Die Funktion

  0:39:32 Das Verhalten anhand des Totzeimodells ( Eingabewechsel a )

  0:41:26 Das Verhalten anhand des Totzeitmodells ( Eingabewechsel b )

  0:42:21 Ergebnis

  0:42:58 Trennung von Verzögerungs- und Verknüpfungsteil

  0:43:29 Eigenschaften von Totzeiten ( Addierbarkeit )

  0:46:39 Eigenschaften von Totzeiten ( Durchschiebbarkeit )

  0:51:19 Beispiel (1)

  0:53:23 Beispiel 1 (2)

  0:54:02 Eigenschaften von Totzeiten ( Mehrfachnutzung )

  0:58:09 Beispiel 2 (1)

  1:00:32 Beispiel 2 (2)

  1:00:55 Pfadvektor und Strukturausdruck (1)

  1:01:24 Pfadvektor und Struktur (2)

  1:02:10 Zu Beispiel 1

  1:02:37 Zu Beispiel 2

  1:03:16 Kapitel 3.4.2

  1:03:17 Eingabewechsel und Übergang (1)

  1:04:00 Eingabewechsel und Übergänge (2)

  1:04:24 Einschränkungen

  1:04:51 Hasardfehler uns Hasard (1)

  1:05:35 Hasardfehler und Hasard (2)

  1:06:24 Hasardbehaftete Übergänge

  1:06:46 Zu Beispiel 1 (1)

  1:07:17 Zu Beispiel 1 (2)

  1:07:55 Statischer Übergang

  1:08:22 Dynamischer Übergang

  1:08:31 Zu Beispiel 1

  1:09:07 Statischer 0-Hasard

  1:09:27 Statischer 1-Hasard

  1:09:42 Dynamischer 01-Hasard

  1:09:59 Dynamischer 10-Hasard

  1:10:01 Klassifizierung von Hasards

  1:10:29 Funktions- und Strukturhasard

  1:11:58 Funktionshasard

  1:12:36 Strukturhasard

  1:13:03 Klassifizierung von Laufzeiteffekten

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